IBM rompe la barrera del nanómetro con un chip de 7 angstroms que contiene casi 100.000 millones de transistores

La carrera por ofrecer diseños de silicio con tecnología de fabricación avanzada comenzó cuando se empezó a hablar de los angstroms. Hemos escuchado hablar de la tecnología 18A de Intel o incluso de la 14A que serían equivalentes a 1,8 y 1,4 nanómetros. Pero IBM ha llegado más allá y ha presentado su primer chip con tecnología sub-1 nanómetro del mundo, que incorpora arquitectura de transistores con un nodo de 0,7 nanómetros o 7 angstroms.

IBM presenta el primer chip sub-1 nanómetro con tecnología de 0,7 nm

Un nuevo hito que desafía a la industria en la miniaturización, superando los límites físicos para la fabricación con este tipo de nodos. Este nuevo chip de IBM sub-1 nm integrará casi 100.000 millones de transistores en un chip que no supera el tamaño de una uña, esto consigue duplicar la densidad que IBM ofrecía en su anterior chip fabricado con 2 nanómetros hace ya 5 años.

Arquitectura Nanostack y nanohojas para seguir escalando la densidad

Para conseguir esta hazaña, se ha recurrido a una serie de nuevas tecnologías estructurales y también en materiales, donde destaca la arquitectura de nanoapilación tridimensional de IBM. Con esto el fabricante es capaz de demostrar que es posible mejorar las actuales tecnologías, siguiendo así el camino para obtener un mejor rendimiento y menor consumo energético incluso en dimensiones tan pequeñas como esta.

Las cifras ofrecidas por IBM no dejan de ser impresionantes, acercándose al 50 % más de rendimiento y un 70 % más de eficiencia energética respecto a los chips de 2 nanómetros propios. Un rendimiento y ahorro energético que son necesarios para seguir avanzando en tecnologías tan actuales como la Inteligencia Artificial.

Nanostack, el primer diseño 3D basado en nanohojas

Este nuevo chip sub-1 nanómetro cuenta con la arquitectura llamada Nanostack, siendo el primer diseño tridimensional basado en nanohojas, un avance en la tecnología de nanohojas que también desarrolló IBM. Este diseño consiste en apilar y escalonar verticalmente los transistores, aprovechando la integración secuencial en 3D para añadir un mayor número de transistores en un mismo chip, y permitiendo usar varios materiales en cada capa.

Más escalabilidad para SRAM y cargas pesadas de IA

Llegando un poco más en la tecnología Nanostack, esta se consigue mediante unión dieléctrica ultrafina en CMOS y el funcionamiento del inversor CMOS junto a la capacidad de doble canal, que ofrecen un rendimiento de conmutación acorde a esta tecnología. Este diseño también ofrece una escalabilidad de hasta el 40 % en SRAM, para ayudar a ofrecer chips más rápidos y eficientes junto a un gran ancho de banda para las cargas más pesadas en IA.

IBM espera llevar esta tecnología a producción en unos cinco años

Esta tecnología se está desarrollando en el centro de investigación de semiconductores de Albany, en Nueva York, que además pronto contará con una nueva máquina de litografía High NA EUV para llevar a cabo estos proyectos. IBM cree que será posible llevar a cabo esta tecnología en tan solo 5 años.

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